10.14489/vkit.2025.04.pp.052-060

DOI: 10.14489/vkit.2025.04.pp.052-060

Кузьмин П. А., Беляев А. А.
АНАЛИЗ МЕТОДОВ ПРОЕКТИРОВАНИЯ ТАКТОВОЙ СЕТИ НА БАЗЕ ТОПОЛОГИЧЕСКОЙ СТРУКТУРЫ СИСТЕМЫ СИНХРОНИЗАЦИИ В ВИДЕ СЕТКИ
(с. 52-60)

Аннотация. Синтез системы синхронизации тактового сигнала (тактовой сети) – одна из фундаментальных задач в автоматизированном проектировании интегральных микросхем. Учитывая растущие требования к повышению надежности, производительности и ограничению по энергопотреблению современных микросхем, традиционный метод проектирования тактовой сети Buffer tree не всегда способен удовлетворить данные требования, поэтому вопрос о разработке новых методов и алгоритмов проектирования тактовой сети остается открытым. Представлен обзор альтернативных методов по проектированию тактовой сети. Выявление и устранение неразрешенных вопросов в альтернативных подходах проектирования тактовых сетей может способствовать повышению их эффективности по сравнению с традиционным подходом. Исследование показало, что метод clock mesh является перспективным в условиях уменьшения размера технологического процесса и ужесточения требований к устойчивости к вариациям. Определены открытые направления для повышения эффективности тактовой сети с использованием метода clock mesh. Гибридный метод на основе clock mesh может успешно применяться в проектировании интегральных микросхем. Все рассмотренные методы служат для нахождения компромисса между количеством элементов тактовой сети, ее энергопотреблением и временны́ми параметрами для выравнивания задержек. Представленный краткий обзор ключевых проблем проектирования тактовой сети может быть полезен при выборе правильных направлений для будущих исследований.

Ключевые слова: тактовая сеть; тактовая сетка; буферное дерево; потребление тактовой сети; падение напряжения; топология; физическое проектирование.

Kuzmin P. A., Belyaev A. A.
ANALYSIS OF CLOCK NETWORK DESIGN METHODS BASED ON CLOCK MESH TOPOLOGICAL STRUCTURE
(pp. 52-60)

Abstract. Synthesis of a clock signal synchronization system (clock network) is one of the fundamental tasks in the automated design of integrated circuits. Given the growing requirements for improving the reliability, performance and energy consumption of modern microcircuits, the traditional method of designing a Buffer tree clock network is not always able to meet these requirements, so the question of developing new methods and algorithms for designing a clock network remains open. Improving the efficiency of a clock network means reducing power consumption, increasing data processing speed, and providing reliable operation under changing operating conditions or component characteristics. An overview of alternative methods for designing a clock mesh is presented. The purpose of this study is to identify unresolved issues in existing approaches to designing clock meshes, the solution of which can contribute to increasing their efficiency compared to the traditional approach. As a result, it was found that the clock mesh method is promising in the context of decreasing the size of the technological process and tightening the requirements for resistance to variations. Open directions for increasing the efficiency of a clock mesh using the clock mesh method are identified. Based on the conducted research, it can be concluded that the tasks of developing methods for increasing performance and reducing energy consumption remain relevant. The application of a hybrid method based on clock mesh has potential in the design of integrated circuits. All the considered methods serve to find a compromise between the number of elements of the clock network, its energy consumption and time parameters for delay alignment. Thus, the article provides a brief overview of the key problems of clock network design, which can help to choose the right directions for future research.

Keywords: Clock network; Clock mesh; Buffer tree; Clock power; IR-Drop; Topology; Physical design.

+ - Информация об авторах (About the Authors) Click to collapse

Рус

П. А. Кузьмин, А. А. Беляев (Национальный исследовательский университет «Московский институт электронной техники», Зеленоград, Россия) E-mail: Этот e-mail адрес защищен от спам-ботов, для его просмотра у Вас должен быть включен Javascript

Eng

P. A. Kuzmin, A. A. Belyaev (National Research University of Electronic Technology, Zelenograd, Russia) E-mail: Этот e-mail адрес защищен от спам-ботов, для его просмотра у Вас должен быть включен Javascript

+ - Библиографический список (References) Click to collapse

Рус

1. Marcelo de Oliveira J. Clock Mesh Optimization. URL: https://lume.ufrgs.br/bitstream/handle/10183/34773/000790077.pdf;sequence=1 (дата обращения: 17.03.2025).
2. A Clock Distribution Network for Microprocessors / P. J. Restle, T. G. McNamara, D. A. Webber et al. // IEEE Journal of Solid-State Circuits. 2001. V. 36(5). P. 792–799. DOI: 10.1109/4.918917
3. Kim J. Clock Tree and Flip-flop Cooptimization for Reducing Power Consumption and Power/Ground Noise of Integrated Circuits and Systems, (Doctoral dissertation), 2017
4. Jung J., Lee D., Shin Y. Design and Optimization of Multiple-Mesh Clock Network // 2015 IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC). 2015. Daejeon, Korea (South). DOI: 10.1109/VLSI-SoC.2015.7380111
5. Analysis and Minimization of Short-Circuit Current in Mesh Clock Network / S. Shim et al. // 2013 IEEE 31st International Conference on Computer Design (ICCD) // IEEE. 2013. P. 459–462.
6. Guthaus M. R., Wilke G., Reis R. Non-Uniform Clock Mesh Optimization with Linear Programming Buffer Insertion // Proceedings of the 47th Design Automation Conference. 2010. P. 74–79.
7. Power-Aware Placement / Y. Cheon et al. Proceedings of the 42nd annual Design Automation Conference. 2005. P. 795–800. DOI: 10.1145/1065579.1065791
8. Rupak S, Hu J., Li P. Discrete Buffer and Wire Sizing for Link-Based Non-Tree Clock Networks // Proceedings of the 2008 International Symposium on Physical Design, ISPD. 13–16 April, 2008. Portland, Oregon, USA, 2008. P. 175–181. DOI: 10.1145/1353629.1353667
9. Sze C. N. ISPD 2010 High Performance Clock Network Synthesis Contest: Benchmark Suite and Results // Proceedings of the 19th International Symposium on Physical Design. 2010. P. 143–143. DOI: 10.1145/1735023.1735058
10. Lu J., Aksehir Y., Taskin B. Register on MEsh (ROME): A Novel Approach for Clock Mesh Network Synthesis // 2011 IEEE International Symposium of Circuits and Systems (ISCAS) // IEEE. 2011. P. 1219–1222.
11. Cross-Mesh Clock Network Synthesis / W. K. Cheng, Z. M. Yeh et al. // Electronics. 2023. V. 12(16). P. 3410.
12. Timing-Driven Variation-Aware Nonuniform Clock Mesh Synthesis / A. Abdelhadi, R. Ginosar et al. // Proceedings of the 20th Symposium on Great Lakes Symposium on VLSI. 2010. P. 15–20.
13. High L. J. High Performance IC Clock Networks with Grid and Tree (Doctoral dissertation, Drexel University), 2011.
14. Lee D. J. High-Performance and Low-Power Clock Network Synthesis in the Presence of Variation. URL: https://web.eecs.umich.edu/~imarkov/pubs/diss/DJdiss.pdf (дата обращения: 17.03.2025).
15. Silvano C., Lajolo M., Palermo G. Low Power Networks-on-Chip. NY: Springer New York, 2010. 287 p.
16. H. Seo Methodologies for Reliable Clock Networks for High-Speed and Low-Power Digital Systems (Doctoral dissertation), 2015.

Eng

1. Marcelo de Oliveira J. (2025). Clock Mesh Optimization. Retrieved from https://lume.ufrgs.br/bitstream/handle/10183/34773/000790077.pdf;sequence=1
2. Restle P. J., McNamara T. G., Webber D. A. et al. (2001). A Clock Distribution Network for Microprocessors. IEEE Journal of Solid-State Circuits, 36(5), 792 – 799. DOI: 10.1109/4.918917
3. Kim J. (2017). Clock Tree and Flip-flop Cooptimization for Reducing Power Consumption and Power/Ground Noise of Integrated Circuits and Systems.
4. Jung J., Lee D., Shin Y. (2015). Design and Optimization of Multiple-Mesh Clock Network. 2015 IFIP/IEEE Daejeon: International Conference on Very Large Scale Integration (VLSI-SoC). DOI: 10.1109/VLSI-SoC.2015.7380111
5. Shim S. et al. (2013). Analysis and Minimization of Short-Circuit Current in Mesh Clock Network. 2013 IEEE 31st International Conference on Computer Design (ICCD), 459 – 462.
6. Guthaus M. R., Wilke G., Reis R. (2010). Non-Uniform Clock Mesh Optimization with Linear Programming Buffer Insertion. Proceedings of the 47th Design Automation Conference, 74 – 79.
7. Cheon Y. et al. (2005). Power-Aware Placement. Proceedings of the 42nd annual Design Automation Conference, 795 – 800. DOI: 10.1145/1065579.1065791
8. Rupak S, Hu J., Li P. (2008). Discrete Buffer and Wire Sizing for Link-Based Non-Tree Clock Networks, 175 – 181. Portland: Proceedings of the 2008 international symposium on Physical design, ISPD. DOI: 10.1145/1353629.1353667
9. Sze C. N. (2010). ISPD 2010 High Performance Clock Network Synthesis Contest: Benchmark Suite and Results. Proceedings of the 19th international symposium on Physical design, 143 – 143. DOI: 10.1145/1735023.1735058
10. Lu J., Aksehir Y., Taskin B. (2011). Register on MEsh (ROME): A Novel Approach for Clock Mesh Network Synthesis. 2011 IEEE International Symposium of Circuits and Systems (ISCAS), 1219 – 1222.
11. Cheng W. K., Yeh Z. M. et al. (2023). Cross-Mesh Clock Network Synthesis. Electronics, 16(12).
12. Abdelhadi A., Ginosar R. et al. (2010). Timing-Driven Variation-Aware Nonuniform Clock Mesh Synthesis. Proceedings of the 20th symposium on Great lakes symposium on VLSI, 15 – 20.
13. High L. J. (2011). High Performance IC Clock Networks with Grid and Tree.
14. Lee D. J. (2025). High-Performance and Low-Power Clock Network Synthesis in the Presence of Variation. Retrieved from https://web.eecs.umich.edu/~imarkov/pubs/diss/DJdiss.pdf
15. Silvano C., Lajolo M., Palermo G. (2010). Low Power Networks-on-Chip. New York: Springer New York.
16. H. Seo (2015). Methodologies for reliable clock networks for high-speed and lowpower digital systems.

+ - Заказать электронную версию статьи (Purchase digital version of a single article) Click to collapse

Рус

Статью можно приобрести в электронном виде (PDF формат).

Стоимость статьи 700 руб. (в том числе НДС 20%). После оформления заказа, в течение нескольких дней, на указанный вами e-mail придут счет и квитанция для оплаты в банке.

После поступления денег на счет издательства, вам будет выслан электронный вариант статьи.

Для заказа скопируйте doi статьи:

10.14489/vkit.2025.04.pp.052-060

и заполните форму

Отправляя форму вы даете согласие на обработку персональных данных.

Eng

This article is available in electronic format (PDF).

The cost of a single article is 700 rubles. (including VAT 20%). After you place an order within a few days, you will receive following documents to your specified e-mail: account on payment and receipt to pay in the bank.

After depositing your payment on our bank account we send you file of the article by e-mail.

To order articles please copy the article doi:

10.14489/vkit.2025.04.pp.052-060

and fill out the form