10.14489/vkit.2026.06.pp.036-043

DOI: 10.14489/vkit.2026.06.pp.036-043

Кузьмин П. А., Коршунов А. В.
АНАЛИЗ СТРУКТУР ТАКТОВЫХ СЕТЕЙ МЕТОДАМИ БУФЕРНОГО ДЕРЕВА И СЕТКИ ПРИ ПРОЕКТИРОВАНИИ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
(c. 36-43)

Аннотация. Сопоставлены две топологии тактового распределения – иерархическая топология Clock Tree и сеточная топология Clock Mesh – на ряде цифровых дизайнов в технологических процессах 28 и 90 нм при плотностях размещения 30, 50, 70 %. Для каждого сценария проведены синтез тактовой сети и полный топологический маршрут от размещения библиотечных элементов до трассировки с оценкой максимального и распределенного перекоса прихода тактового сигнала на приемники, длины и доли тактовых проводников, числа буферов, доли тактовой мощности, худшего отрицательного запаса по временным параметрам и времени компиляции. Показано, что сеточная структура существенно снижает перекос тактовой сети в средних и крупных регистра-насыщенных схемах, приближая качество синхронизации к уровню «тонких» узлов, тогда как в малых схемах выигрыш минимален при возросших накладных расходах (увеличение длины соединений, буферных элементов, дополнительное энергопотребление). Практически тактовая сетка целесообразна для крупных высокопроизводительных блоков, для малых блоков предпочтителен метод буферного дерева. Перспективно точечное применение локальных или(и) гибридных сеточных решений.

Ключевые слова: тактовая сеть; тактовая сетка; буферное дерево; энергопотребление; плотность размещения; технологический процесс; синхронизация; гибридные сети.

Kuzmin P. A., Korshunov A. V.
ANALYSIS OF CLOCK NETWORK STRUCTURES USING CLOCK TREE AND CLOCK MESH METHODS IN INTEGRATED CIRCUIT DESIGN
(pp. 36-43)

Abstract. This paper presents a comparative study of two clock-distribution topologies – Clock Tree and Clock Mesh – across several digital benchmarks at 28 nm and 90 nm, evaluated under 30/50/70 % target placement densities. For each scenario, we perform clock-network synthesis and full place-and-route, measuring maximum clock skew, skew distribution (p50/p95/p99, σ), total clock wirelength and its share of overall routing, clock buffer count, fraction of dynamic power consumed by the clock network, WNS, and P&R runtime. The results indicate that Clock Mesh substantially reduces both maximum and distributional clock skew in medium and large, register-dense designs, with the strongest benefit at 90 nm, where interconnect RC and device performance exacerbate imbalance. In practice, this enables “older” nodes to approach the synchronization quality of more advanced nodes (e.g., 90 nm + mesh achieving clock skew comparable to 28 nm + tree). However, these gains come at a cost in smaller blocks: mesh increases clock wirelength and buffer count and raises the clock power share, sometimes lengthening CTS/P&R runtime. Sensitivity analyses show limited dependence of mesh skew on placement density, while tree clock skew improves as density rises due to shorter paths in compact layouts. Energy trends mirror interconnect overheads: mesh is often less efficient in small/medium designs but can be more efficient in large, register-oriented designs where a few strong drivers energize the grid and numerous short taps minimize incremental load. We conclude that Clock Mesh is justified for large, high-performance IP, whereas it is generally overkill for small designs that already achieve negligible skew with a tree. A promising direction is local or hybrid mesh (non-uniform grids, multisource/UBT-style variants) that reinforce only “hot” regions, balancing skew improvements against metal and power budgets while maintaining practical compile times.

Keywords: Clock network; Clock Mesh; Clock Tree; Power consumption; Placement density; Process technology; Synchronization; Hybrid networks.

+ - Информация об авторах (About the Authors) Click to collapse

Рус

П. А. Кузьмин, А. В. Коршунов (Национальный исследовательский университет «Московский институт электронной техники», Зеленоград, Россия) E-mail: Этот e-mail адрес защищен от спам-ботов, для его просмотра у Вас должен быть включен Javascript

Eng

P. A. Kuzmin, A. V. Korshunov (National Research University of Electronic Technology (MIET), Zelenograd, Russia) E-mail: Этот e-mail адрес защищен от спам-ботов, для его просмотра у Вас должен быть включен Javascript

+ - Библиографический список (References) Click to collapse

Рус

1. Payne D. Afraid of Mesh-Based Clock Topologies? You Should Be [Электронный ресурс] // SemiWiki : сайт. 2024. URL: https://semiwiki.com/eda/343023-afraid-of-mesh-based-clock-topologies-you-should-be/ (дата обращения: 14.10.2025).
2. Devulapalli M., Kawahara Y. Clock Mesh Variation Robustness: Benefits and Analysis [Электронный ресурс] // Design-Reuse : сайт. Synopsys Inc., 2009. URL: https://www.design-reuse.com/article/59404-clock-mesh-variation-robustness-benefits-and-analysis/ (дата обращения: 14.10.2025).
3. He X., Huang X., Li Y. Implementation of Clock Network Based on Clock Mesh [Электронный ресурс] // Proceedings of the 4th International Conference on Information Technology and Management Innovation, Shenzhen, September 12–13, 2015. Atlantis Press, 2015. P. 739–744. DOI: 10.2991/icitmi-15.2015.123. URL: https://doi.org/10.2991/icitmi-15.2015.123 (дата обращения: 14.10.2025).
4. Su H., Sapatnekar S. S. Hybrid structured clock network construction // Proceedings of the 2001 IEEE/ACM International Conference on Computer-Aided Design (ICCAD 2001), San Jose, CA, USA, November 4–8, 2001. IEEE, 2001. P. 333–336. DOI: 10.1109/ICCAD.2001.968643
5. Abdelhadi A., Ginosar R., Kolodny A., Friedman E. G. Timing-driven variation-aware synthesis of hybrid mesh/tree clock distribution networks // Integration, the VLSI Journal. 2013. Vol. 46, No. 4. P. 382–391. DOI: 10.1016/j.vlsi.2012.12.001
6. Rajaram A., Pan D. Z. MeshWorks: A Comprehensive Framework for Optimized Clock Mesh Network Synthesis // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2010. Vol. 29, No. 12. P. 1945–1958. DOI: 10.1109/TCAD.2010.2061130
7. Kim Y., Kim T. Synthesis and exploration of clock spines // IET Computers & Digital Techniques. 2018. Vol. 12, No. 5. P. 241–248. DOI: 10.1049/iet-cdt.2017.0234
8. Lu J., Mao X., Taskin B. Clock mesh synthesis with gated local trees and activity-driven register clustering // Proceedings of the 2012 IEEE/ACM International Conference on Computer-Aided Design (ICCAD 2012), San Jose, CA, USA, November 5–8, 2012. IEEE, 2012. P. 691–697. DOI: 10.1145/2429384.2429536

Eng

1. Payne, D. (2024). Afraid of mesh based clock topologies? You should be. SemiWiki. Retrieved October 14, 2025, from https://semiwiki.com/eda/343023-afraid-of-mesh-based-clock-topologies-you-should-be/
2. Devulapalli, M., & Kawahara, Y. (2009). Clock mesh variation robustness: Benefits and analysis. Design Reuse. Retrieved October 14, 2025, from https://www.design-reuse.com/article/59404-clock-mesh-variation-robustness-benefits-and-analysis/
3. He, X., Huang, X., & Li, Y. (2015). Implementation of clock network based on clock mesh. In Proceedings of the 4th International Conference on Information Technology and Management Innovation (pp. 739–744). Atlantis Press. https://doi.org/10.2991/icitmi-15.2015.123
4. Su, H., & Sapatnekar, S. S. (2001). Hybrid structured clock network construction. In Proceedings of the 2001 IEEE/ACM International Conference on Computer Aided Design (ICCAD 2001) (pp. 333–336). IEEE. https://doi.org/10.1109/ICCAD.2001.968643
5. Abdelhadi, A., Ginosar, R., Kolodny, A., & Fried-man, E. G. (2013). Timing driven variation aware synthesis of hybrid mesh/tree clock distribution networks. Integration, the VLSI Journal, 46(4), 382–391. https://doi.org/10.1016/j.vlsi.2012.12.001
6. Rajaram, A., & Pan, D. Z. (2010). MeshWorks: A comprehensive framework for optimized clock mesh network synthesis. IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, 29(12), 1945–1958. https://doi.org/10.1109/TCAD.2010.2061130
7. Kim, Y., & Kim, T. (2018). Synthesis and exploration of clock spines. IET Computers & Digital Techniques, 12(5), 241–248. https://doi.org/10.1049/iet-cdt.2017.0234
8. Lu, J., Mao, X., & Taskin, B. (2012). Clock mesh synthesis with gated local trees and activity driven register clustering. In Proceedings of the 2012 IEEE/ACM International Conference on Computer Aided Design (ICCAD 2012) (pp. 691–697). IEEE. https://doi.org/10.1145/2429384.2429536

+ - Заказать электронную версию статьи (Purchase digital version of a single article) Click to collapse

Рус

Статью можно приобрести в электронном виде (PDF формат).

Стоимость статьи 700 руб. (в том числе НДС 20%). После оформления заказа, в течение нескольких дней, на указанный вами e-mail придут счет и квитанция для оплаты в банке.

После поступления денег на счет издательства, вам будет выслан электронный вариант статьи.

Для заказа скопируйте doi статьи:

10.14489/vkit.2026.06.pp.036-043

и заполните форму

Отправляя форму вы даете согласие на обработку персональных данных.

Eng

This article is available in electronic format (PDF).

The cost of a single article is 700 rubles. (including VAT 20%). After you place an order within a few days, you will receive following documents to your specified e-mail: account on payment and receipt to pay in the bank.

After depositing your payment on our bank account we send you file of the article by e-mail.

To order articles please copy the article doi:

10.14489/vkit.2026.06.pp.036-043

and fill out the form